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EDA试卷A

EDA试卷A


考核课程名称 开(闭)卷 可否用计算器 闭 是 120 期末考试试卷(A 卷) 第二学期 EDA 技术 考试时间(分钟) 试卷适用专业、年级 13 级电子科学与技术本科(1) 、 (2)班(简称:13 电子本科) 考生所在专业、年级、班级 考生须知! 考生姓名 学号 装 1.本试卷共 2 页,有五个大题,21 个小题. 2.所有试题都必须在答题纸相应位置做答,否则不给分. 3.如加有空白答题纸,请在空白答题纸右上方顶端写明所在班级、姓名及学号. 6、 位宽不变的情况下, 4'b1001<<2= ( 4’b0100 ) , 4'b1001>>2= ( 4’b0010 ) 。 7、 Verilog-HDL 中, 时序电路的设计一般要包含两个输入信号, 分别是 ( 时钟 ) 信号和( 复位 )信号。 8、 用 EDA 技术进行电子系统设计的目标是最终完成(专用集成电路(ASIC) ) 的设计。 9、 系统函数( $time )可以返回一个 64 比特的整数来表示的当前仿真时刻 值。系统函数( $realtime )可以返回一个实型数来表示的当前仿真时刻值。 10 、系统函数( $finish )的作用是退出仿真器,返回主操作系统。系统函数 ( $stop )的作用是把 EDA 工具(例如仿真器)置成暂停模式,在仿真环境下 给出一个交互式的命令提示符,将控制权交给用户。 二、选择题: (选择一个正确的答案填入括号内,每小题 3 分,共 30 分 ) 11、已知 “a =1'b1; b=3'b001;”那么{a,b}=(A ) A、 4'b1001 B、3'b001 C、4'b 0011 D、3'b101 12、在 verilog 中,下列语句哪个不是分支语句?( D ) A、 if-else B、case C、 casez D、 repeat 13、 请根据以下两条语句的执行: reg [7:0] A; A<=8'd0; A=2'hFF;最后变量 A 中的值 是( B) A 、8'h03 B、 8'b0000_0011 C、 8'b1111_1111 D 、8'b11111111 14、在 verilog 语言中,a=4'b1011,b=4'b1111,那么 ~(a!=b)是( A ) A、0 B、1 C、x D、z 15、在 verilog 语言中,表达式 x===x 的值是。B A、0 B、1 C、x D、z 16、reg mema [n-1:0]表示( D ) 。 A.一个(n-1)位的寄存器; B.一个由(n-1)个 1 位寄存器构成的存储器组; C.一个 n 位的寄存器; D.一个由 n 个 1 位寄存器构成的存储器组。 17. 若 a=4'd10,b=4b'1011,x=5'hF,y=5'b1110,则(a>b) && (x>y)为(D ) 。 订 4.考试结束,本试卷与答题纸一同上交,缺一不可. 5.本试卷为两面印刷. 一、填空题: (每空 1.5 分,共 30 分) 线 1、wire[15:0] wire_b 表示连线宽度为( 16 )位,其最高位为( 15 ) , 最低位为( 0 ) 。 2 、 若 A=5’b11011,B=5’b10101, 则 有 A&B = ( 5’b10001 ) A|B= ( 5’b11111 ) ~A=( 5’b00100 ) 3、 若 A=8’b10000100, 位宽不变的情况下, 则 A<<3 的结果为 ( 8’b00100000 ) A>>3 的结果为( 8’b000100


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