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2019年第1章F240x概述ppt课件.ppt_图文

2019年第1章F240x概述ppt课件.ppt_图文

第1章 F240x概述

TI DSP芯片的命名方法

TMS320LF240x
合格器件:TMS 系列号:320 工艺:LF ——Flash EPROM(3.3V);
F ——Flash EPROM C ——COMS 器件类型: 240x

1.1 TMS320系列DSP概况
TMS320系列DSP的体系结构专为实时信号处 理而设计,它将实时处理能力和控制器外设功 能集于一身,是控制系统进行数字信号处理的 理想控制器。

TMS320系列DSP的特性
·灵活的指令集; ·灵活的内部操作; ·高速的运算能力; ·改进的并行结构; ·低成本。

同一产品系列的DSP器件
? 具有相同的CPU结构, ? 不同的片内存储器和外设的配置。
TMS320LF240x系列DSP控制器的封装:
144-Pin LQFP PGE (LF2407A) 100-Pin LQFP PZ (2406A, LC2404A) 64-Pin TQFP PAG (LF2403A) 64-Pin QFP PG (2402A)。

TMS320LF240x系列DSP控制器的 环境温度为:
A级: - 40°C ~ 85°C S级 :- 40°C ~125°C。
宽温度范围,使控制器能在环境条件比较恶劣 的情况下正常运行。

1.2 TMS320LF240x芯片概述
1. 采用高性能静态CMOS技术使供电电压 降为3.3V,减小了DSP控制器的功耗。
2.30MIPS 的 执 行 速 度 使 指 令 周 期 缩 短 为 33ns(30MHz),从而提高了控制器的实 时处理能力。

3.控制器的电源管理包括3种低功耗模式 能独立将外设器件转为低功耗模式的功能

4. DSP控制器可实现5个外部中断 (功率驱动保护、复位和2个可屏蔽中断)。
5. 集成了基于系统扫描的JTAG(Joint Test Action Group)标准测试接口(IEEE 1149标 准接口):便于对DSP作片上的在线仿真和多 DSP条件下的调试。

6. TMS320LF2407A是基于C2xx的CPU内核, 保 证 TMS320LF240x 系 列 DSP 代 码 、 指 令 集 与TMS320系列DSP兼容。
7. 片 内 有 2.5k 的 字 的 数 据 / 程 序 RAM , 其 中 544字的双口RAM(DARAM)和2k字的单 口 RAM ( SARAM ) , 以 及 高 达 32k 字 的 FLASH EEPROM程序存储器(分为4个扇 区具有可编程代码保密特性)。还可扩展外 部存储器(LF2407)192k字(64k字程序存 储器、64k字数据存储器、64k字I/O寻址空 间)。

TMS320LF240x内集成的外围设备
1. 两个事件管理模块EVA、EVB;
每个事件管理模块包括: 1)两个16位通用定时器(GP) 2)8个16位宽的脉宽调制PWM通道 3)3个捕获单元和正交编码脉冲电路(QEP)。

应用事件管理器的定时器和PWM能够实现 ?三相逆变器控制 ?产生PWM对称和非对称波形
当外部引脚出现低电平时可快速关闭PWM通道、 具有可编程的PWM死区控制以防止上下桥臂同 时输出触发脉冲。
事件管理器适用于控制交流感应电机、无刷直 流电机、开关磁阻电机、步进电机、多级电机 和逆变器。

2. 16通道的A/D转换器; 3. 控制器局域网络(CAN)模块; 4. 串行通讯接口模块(SCI); 5. 16位串行外设通讯模块(SPI); 6. 基于锁相环的时钟发生器; 7. 40个单独编程或复用的通用I/O引脚; 8. 外部存储器接口和看门狗定时器模块。
DSP将存储器和外设集成到控制器内部,可减少 系统成本,节约电路板的空间。

1.3 F240x DSP控制器的功能结构图
CPU 内 核 采 用 先 进 的 哈 佛 结 构 ( Havard structure)使其具有最大的处理能力。
在这种结构中使用程序总线,数据总线两条 独立的存储器总线:
多总线结构允许CPU同时读取数据和指令

DSP的指令支持数据在程序存储器和数据存储 器之间传送。
与哈佛结构相配合的4级流水线指令操作系统, 可以在单个指令周期中执行多条指令,增加 了DSP的处理能力。

功 能 结 构 框 图
1

功 能 结 构 框 图
2

功 能 结 构 图

TMS320LF2407的PGE封装

1.4 F2407系列DSP引脚功能介绍

事件管理器A(EVA)

引脚名称

引脚

功能描述

CAP1/QEP1/I/OPA3

83

捕捉输入#1/正交编码脉冲输入#1 (EVA)或通用I/O(↑)

CAP2/QEP2/I/OPA4

79

捕捉输入#2/正交编码脉冲输入#2 (EVA)或通用I/O(↑)

CAP3/I/OPA5

75 捕捉输入#3(EVA)或通用I/O(↑)

注:
1 粗、斜体引脚名称表明复位后的引脚功能。 2 ↑=为内部上拉,↓=为内部下拉。 (典型的上拉/下拉有效值为±16uA。)

事件管理器A(EVA)

引脚名称
PWM1/I/OPA6 PWM2/I/OPA7 PWM3/I/OPB0 PWM4/I/OPB1 PWM5/I/OPB2 PWM6/I/OPB3

引脚
56 54 52 47 44 40

功能描述
比较/PWM输出引脚#1 (EVA)或通用I/O(↑)
比较/PWM输出引脚#2 (EVA)或通用I/O(↑)
比较/PWM输出引脚#3 (EVA)或通用I/O(↑)
比较/PWM输出引脚#4 (EVA)或通用I/O(↑)
比较/PWM输出引脚#5 (EVA)或通用I/O(↑)
比较/PWM输出引脚#6 (EVA)或通用I/O(↑)

事件管理器A(EVA)

引脚名称

引脚

功能描述

TDIRA/I/OPB6

通用定时器计数方向选择

14

( EVA ) 或 通 用 I/O 。 如 果 TDIRA=1,选择加计数,否

则选择减计数(↑)

TCLKINA/I/OPB7

通用定时器(EVA)的外部时

37

钟输入或通用 I/O 。注意该

定时器也可用内部时钟(↑)

引脚名称
PWM7/I/OPE1 PWM8/I/OPE2 PWM9/I/OPE3 PWM10/I/OPE4 PWM11/I/OPE5 PWM12/I/OPE6

事件管理器B(EVB)

引脚

功能描述

65

比较/PWM输出引脚#7(EVB)或通用 I/O(↑)

62

比较/PWM输出引脚#8(EVB)或通用 I/O(↑)

59

比较/PWM输出引脚#9(EVB)或通用 I/O(↑)

55

比较/PWM输出引脚#10(EVB)或通用 I/O(↑)

46

比较/PWM输出引脚#11(EVB)或通用 I/O(↑)

38

比较/PWM输出引脚#12(EVB)或通用 I/O(↑)

事件管理器B(EVB)

名称

引脚

功能描述

CAP4/QEP3/I/OPE7

88

捕捉输入#4/正交编码脉冲输入#3 (EVB)或通用I/O(↑)

CAP5/QEP4/I/OPF0

81

捕捉输入#5/正交编码脉冲输入#4 (EVB)或通用I/O(↑)

CAP6/I/OPF1

69 捕捉输入#6(EVB)或通用I/O(↑)

T3PWM/T3CMP/I/OPF2

8

TMR3比较输出(EVB)或通用 I/O(↑)

T4PWM/T4CMP/I/OPF3

6

TMR4比较输出(EVB)或通用 I/O(↑)

TDIRB/I/OPF4 TCLKINB/I/OPF5

通用定时器计数方向选择(EVB)

2

或通用I/O。如果TDIRB=1,选

择加计数,否则选择减计数(↑)

通用定时器(EVB)的外部时钟输

126

入或通用I/O。注意该定时器也

可用内部时钟(↑)

名称
ADCIN00 ADCIN01 ADCIN02 ADCIN03 ADCIN04 ADCIN05 ADCIN06 ADCIN07 ADCIN08 ADCIN09 ADCIN10 ADCIN11 ADCIN12 ADCIN13 ADCIN14 ADCIN15

模数转换器ADC

引脚

功能描述

112

ADC的模拟输入#0

110

ADC的模拟输入#1

107

ADC的模拟输入#2

105

ADC的模拟输入#3

103

ADC的模拟输入#4

102

ADC的模拟输入#5

100

ADC的模拟输入#6

99

ADC的模拟输入#7

113

ADC的模拟输入#8

111

ADC的模拟输入#9

109

ADC的模拟输入#10

108

ADC的模拟输入#11

106

ADC的模拟输入#12

104

ADC的模拟输入#13

101

ADC的模拟输入#14

98

ADC的模拟输入#15

名称
VREFHI
VREFLO VCCA VSSA

模数转换器ADC

引脚

功能描述

115

ADC模拟输入高电平参考电压输入 端

114

ADC模拟输入低电平参考电压输入 端

116

ADC模拟供电电压(3.3V)&

117

ADC模拟地

注:
VCCA与数字供电电压分开供电(VSSA与数字地分开), 以提高ADC抗干扰能力和精确度。

CAN SCI SPI

名称

引脚

功能描述

CANRX /I/OPC7 CANTX/ I/OPC6 SCITXD/I/OPA0 SCIRXD/I/OPA1 SPICLK/ I/OPC4 SPISIMO/I/OPC2 SPISOMI/I/OPC3 SPISTE / I/OPC5

CANRX I/OPC7 CANTX I/OPC6
SPICLK I/OPC4 SPISIMO I/OPC2 SPISOMI I/OPC3 SPISTE I/OPC5

70

CAN接收数据引脚或通用I/O (↑)

70

72

CAN发送数据引脚或通用I/O (↑)

72

25

SCI异步串行通信接口发送数据引 脚或通用I/O (↑)

26

SCI异步串行通信接口接收数据引 脚或通用I/O (↑)

35

SPI时钟引脚或通用I/O (↑)

35

30 SPI从动输入、主控输出引脚或通

30

用I/O (↑)

32 SPI从动输出、主控输入引脚或通

32

用I/O (↑)

33 SPI从动发送使能(可选)引脚 或

33

通用I/O (↑)

名称 RS
PDPINTA
XINT1/I/OPA2 XINT2/ADCSOC /I/OPD0
CLKOUT/I/OPE0
PDPINTB

外部中断,时钟

引脚

功能描述

控制器复位引脚。使F240X控制器终止执行并使PC=0。当拉为

133

高电平时,从程序存储器的0位置开始执行。影响相关的寄存器 和状态位。当WDT定时时间溢出时,在引脚产生一个系统复位

脉冲。(↑)

功率驱动保护中断输入引脚。当电机驱动/电源逆变器不正常时, 7 比如出现过电压、过电流等,该中断有效,将PWM输出引脚
(EVA)置为高阻态。是一个下降沿有效的中断。(↑)

23

外部用户中断1或通用I/O。XINT1、2都是边沿信号有效,边沿 极性可编程。(↑)

外部用户中断2可作AD转换开始输入引脚或通用I/O。XINT1、2 21 都是边沿有效,边沿极性可编程。(↑)

时钟输出或通用I/O。输出时钟为CPU时钟或监视定时器时钟,

73

这由系统控制状态寄存器中的CLKSRC(bit14)决定。当不用 于时钟输出时,就可用作通用I/O。(↑)通过检查该引脚,可以判断

DSP 是否开始正常工作

功率驱动保护中断输入引脚。当电机驱动/电源逆变器不正常时, 137 比如出现过电压、过电流等,该中断有效,将PWM输出引脚
(EVB)置为高阻态。是一个下降沿有效的中断。(↑)

振荡器、PLL、FLASH、引导程序及其他

名称

引脚

功能描述

XTAL1/CLKIN

PLL振荡器输入引脚。晶振或时钟源输入到PLL, 123 该引脚接到参考晶振的一端。如果采用有源晶振,
只接一个脚就够了。

XTAL2

晶振、PLL振荡器输出引脚。该引脚接到参考晶 124 振的一端,当EMU1/OFF引脚为低电平时,该引
脚呈高阻态。

PLLVCCA
BOOT ?EN
/XF
I/OPF6
PLLF

12 PLL电压(3.3V)

引导ROM使能,通用I/O,XF引脚。该引脚在复

121

位期间被输入采样以更新SCSR1.3 (位),然后 驱动XF作为输出信号。复位之后,XF被置为高电

平。只能接无源回路驱动。(↑)

131 通用I/O引脚。(↑)

锁相环外接滤波器输入1 该模块使用外部滤波器

11

回路来抑制信号抖动和电磁干扰,电容必须用

无极性电容

PLLF2

10 锁相环外接滤波器输入2

振荡器、PLL、FLASH、引导程序及其他

名称 引脚

功能描述

VCCP(5V)
TP1(Flash) TP2(Flash)
/I/OPC1
BIO

FLASH编程电压输入引脚。在硬件仿真时该引脚 电平必须为5V,在程序下载时该引脚电平可为5V 58 或0V,在程序下载进DSP之后运行时该引脚必须 接地。在该引脚上不要使用任何限流电阻。说反 了错误的
60 FLASH阵列测试引脚,悬空。
63 FLASH阵列测试引脚,悬空。
分支控制输入引脚。由BCND pma,指令查询该 引脚电平为低,则执行分支程序。如果不用该引 119 脚,则必须将其拉为高电平。所有控制器复位时 将该位配置为分支控制输入,当不用此功能时, 该引脚就可作通用I/O。(↑)

名称
EMU0
EMU1/ OFF
TCK TDI

引脚
90
91
135 139

仿真和测试
功能描述
带内部上拉仿真器I/O引脚#0。当TRST引 脚拉高时,该引脚用作来自或到仿真器系 统的中断,通过JTAG扫描可定义为I/O引 脚。(↑)
仿真器引脚#1。该引脚可禁止所有输出。 当TRST引脚拉高时,该引脚用作来自或 到仿真器系统的中断,通过JTAG扫描可 定义为I/O引脚;当TRST拉低时,该引脚 设定为引脚。当低电平有效时,所有输出 引脚驱动为高阻态。注意,只用于测试和 仿真(而不用于多处理器应用),因此, 对于状态,有以下情况:=0,EMU0=0, EMU1/=0。(↑)
带内部上拉JTAG测试时钟。(↑)
带内部上拉JTAG测试数据输入。在TCK 的上升沿从TDI输入的数据被锁存到选定 的寄存器(指令或数据)。(↑)

名称 TDO TMS TMS2
TRST

引脚 142 144 36
1

仿真和测试
功能描述
JTAG 扫 描 输 出 , 测 试 数 据 输 出 。 在 TCK 的 下 降 沿 , 选 定 寄 存 器 中 的 内 容 ( 指 令 或 数 据 ) 被 移 出 到 TDO 引 脚 。 (↑)
带内部上拉的JTAG测试方式选择。该 串 行 控 制 输 入 在 TCK 的 上 升 沿 锁 存 到 TAP控制器中。
带内部上拉的JTAG测试方式选择2。该 串 行 控 制 输 入 在 TCK 的 上 升 沿 锁 存 到 TAP控制器中。仅用于测试和仿真。在 用户应用中,该引脚可不接。(↑)
带内部下拉的JTAG测试复位。当拉高 时,扫描系统控制控制器的运行。若该 信号引脚未接或为低电平,控制器运行 在功能方式,并且测试复位信号无效。 (↓)

名称
DS IS PS R/ W

地址,数据和存储器控制信号

引脚
87 82 84 92

功能描述
数据空间选通引脚。、和总保持为高电平,除非 要用低电平请求访问相关的外部存储器或I/O空 间。在复位、掉电和EMU1低电平有效期间,这 些引脚为高阻态。
I/O空间选通引脚。、和总保持为高电平,除非 要用低电平请求访问相关的外部存储器或I/O空 间。在复位、掉电和EMU1低电平有效期间,这 些引脚为高阻态。
程序空间选通引脚。、和总保持为高电平,除非 要用低电平请求访问相关的外部存储器或I/O空 间。在复位、掉电和EMU1低电平有效期间,这 些引脚为高阻态。
读/写选定信号。它指明了与外部装置通信期间 信号的传送方向,通常情况下为读方式(高电 平),除非低电平请求执行写操作;当EMU1/低 电平有效和掉电期间该引脚被置为高阻态。

名称

W/ R /I/OPC0

W/ R
I/OPC0

RD WE

STRB

READY

地址,数据和存储器控制信号

引脚

功能描述

19 写/读选定或通用I/O引脚。是一个对“0等待状态”存储器 接口很有用的反向传输读/写信号。通常情况下为低电平,
19 除非在执行存储器写操作。(↑)

读使能引脚。读使能表示一个有效的外部读周期,它对所 93 有外部程序、数据和I/O读有效。当EMU1/低电平有效时,
该引脚被置为高阻态。

写使能引脚。该信号下降沿表示该控制器驱动外部数据线 89 (D15-D0) ,它对所有外部程序、数据和I/O写有效。当
EMU1/低电平有效时,该引脚被置为高阻态。

外部存储器访问选通。该引脚总为高电平,除非插入一个

96

低电平来表示一个外部总线周期;在访问片外空间时该信 号有效。当EMU1/低电平有效时和掉电期间,该引脚被置

为为高阻态。

访问外部设备时READY被拉低来增加等待状态。它表示一
个外部器件为将要完成的总线处理做好准备,若该外设未 准备好,则将READY拉为低电平。(此时,处理器将等待 120 一个周期,并且再次检测READY)。注意,若要处理器执 行READY检测,程序至少要设定一个软件等待状态,为了 满 足 外 部 READY 时 序 要 求 , 等 待 状 态 发 生 控 制 寄 存 器 (WSGR) 至少要设定一个等待状态。(↑)

名称
MP/ MC ENA_144 VIS_OE

地址,数据和存储器控制信号

引脚

功能描述

118 非常重要的管脚

微处理器/微控制器方式选择引脚。复位期间该 引脚若为低电平,则工作在微控制器方式下, 并从内部程序存储器(FLASH EEPROM)的 0000h开始程序执行,若在复位期间为高电平, 则工作在微处理器方式下,并从外部程序存储 器 的 0000h 开 始 程 序 执 行 。 同 时 , 将 MP/ 位 (SCSR2寄存器的第2位)置位(↓)

高电平有效时使能外部接口信号。若为低电平,

122

则2407与2406、2402控制器一样, 也就是说没 有外部存储器,如果DS为低,则产生一个无效

地址。该引脚内部下拉。(↓)

透视度(VIS)输出使能(当数据总线输出时

有效)。在透视度方式下,在外部数据总线驱

97

动为输出的任何时候该引脚有效(为低电平)。

当运行在透视度方式下,该引脚可用作外部编

码逻辑以防止数据总线冲突。

名称
A0 A1 A2 A3 A4 A5 A6 A7 A8 A9 A10 A11 A12 A13 A14 A15

地址,数据和存储器控制信号

引脚

功能描述

80

16位地址总线的bit0

78

16位地址总线的bit1

74

16位地址总线的bit2

71

16位地址总线的bit3

68

16位地址总线的bit4

64

16位地址总线的bit5

61

16位地址总线的bit6

57

16位地址总线的bit7

53

16位地址总线的bit8

51

16位地址总线的bit9

48

16位地址总线的bit10

45

16位地址总线的bit11

43

16位地址总线的bit12

39

16位地址总线的bit13

34

16位地址总线的bit14

31

16位地址总线的bit15

名称
D0 D1 D2 D3 D4 D5 D6 D7 D8 D9 D10 D11 D12 D13 D14 D15

地址,数据和存储器控制信号

引脚

功能描述

127

16位数据总线的bit0 (↑)

130

16位数据总线的bit1(↑)

132

16位数据总线的bit2 (↑)

134

16位数据总线的bit3(↑)

134

16位数据总线的bit4 (↑)

138

16位数据总线的bit5 (↑)

143

16位数据总线的bit6 (↑)

5

16位数据总线的bit7 (↑)

9

16位数据总线的bit8 (↑)

13

16位数据总线的bit9 (↑)

15

16位数据总线的bit10 (↑)

17

16位数据总线的bit11 (↑)

20

16位数据总线的bit12 (↑)

22

16位数据总线的bit13 (↑)

24

16位数据总线的bit14 (↑)

27

16位数据总线的bit15 (↑)

名称
VDD
VDDO VSS VSSO

供电电源 引脚
29,50,86,129
4,42,67,77,95,141 28,49,85,128
3,41,66,76,95,125,140

功能描述
内核电源电压+3.3V。数字逻辑电 源电压。
I/O缓冲器电源电压+3.3V。 数字逻辑和缓冲器电源电压。
内核地。数字参考地。
I/O缓冲器地。数字逻辑和缓冲器 参考地。

注:
1. 复位后所有的通用I/O引脚为输入状态。 2. 为使控制器能正常地运行,所有的电源引脚(VDD、 VDDO、VSS、VSSO)必须正确连接,任一电源引脚都不 能悬空。

1.5 F2407系列DSP存储器映射图

Flash 是一种高密度,非易失性的电可擦写存 储器,而且单位存储比特的价格比传统 的EPROM要低,所以十分适合作为外 扩的存储器。

注:
1 如果使能引导ROM,将引导ROM占用程序存储器空间的 0000-00FF。2407内部有固化的1k ROM保存bootloader代 码,数学函数等。 引导加载代码是指这些代码在系统复位的时候,从外部串 行器件加载程序,并从外设加载的程序进行传输控制。系 统加电后,一般首先在flash中运行引导程序,并完成对用 户程序的操作,然后再由DSP高速运行移入的程序。
2 程序存储器空间的0040h-0043h为保留空间。
3 当CNF=1时,地址FE00h-FEFFh和FF00h-FFFFh映射 到程序存储器空间的同一物理区(B0)。如:向FE00h写 数和向FF00h写数具有同样的效果。为了简化起见,在 CNF=1时,将地址段FE00h-FEFFh看作为保留区间。

4 当CNF=0时,地址0100h-01FFh和0200h- 02FFh映射到程序存储器空间的同一物理区 (B0)。如:向0100h写数和向0200h写数具 有同样的效果。为了简化起见,在CNF=0时, 将地址段0100h-01FFh看作为保留区间。
5 地址0300h-03FFh和0400h-04FFh映射到 程序存储器空间的同一物理区(B1)。如:向 0300h写数和向0400h写数具有同样的效果。为 了简化起见,在CNF=1时,将地址段0400h- 04FFh看作为保留区间。

1.6 F240x系列DSP外设存储器映射图


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